인텔 애자일렉스 FPGA가 탑재된 IA-860m PCIe 가속기
IA-860m 대용량 메모리 대역폭 차세대 PCIe 5.0 + CXL M-시리즈 Agilex, HBM2e 기능 탑재 인텔 Agilex M-시리즈 FPGA는 처리량이 많은 애플리케이션에 최적화되어 있습니다.
UDP 오프로드 엔진
10/25/50/100GbE용 UOE IP 코어
Atomic Rules UDP 오프로드 엔진(UOE)은 10, 25, 40, 50 또는 100GbE에서 즉시 작동할 수 있는 UDP FPGA IP 코어입니다. UOE IP 코어는 체크섬, 세분화 및 재조립 하드웨어 오프로드를 포함하여 UDP 표준 RFC 768을 구현합니다.
이렇게 하면 RFC 768에 설명된 작업의 상당 부분이 소프트웨어에서 하드웨어로 오프로드됩니다. 이를 통해 25, 50, 100GbE의 회선 속도를 달성할 수 있습니다.
UOE IP 코어를 사용하면 애플리케이션 수준 UDP 데이터그램을 LAN 또는 네트워크 전체에서 동시에 송수신할 수 있습니다. 통합 IGMPv2 멀티캐스트 사전 선택기가 원치 않는 트래픽을 제거하고, 사용자 애플리케이션이 이 기능을 수행할 필요가 없도록 L4 UDP 멀티캐스트가 사전 선택됩니다. UOE IP 코어는 널리 사용되는 FPGA 공급업체의 이더넷 MAC에서 작동하도록 테스트되었습니다.
패킷 손실 없는 풀 회선 속도
최대 100GbE의 모든 회선 속도에서 작동
UDP 표준 RFC 768 오프로드
특징
- 애플리케이션의 미래 보장, 모든 회선 속도에 대한 처리량 최적화
- 10/25/50/100GbE에서 작동
- 아주 작은 패킷도 패킷 손실 없이 전체 회선 속도를 실행합니다.
- 소프트웨어에서 하드웨어로 UDP 표준 RFC 768 오프로드
- 강력한 멀티캐스트 지원
전체 회선 속도
최대 100GbE에서 UDP 오프로드
블록 다이어그램, 데이터 시트 및 제품 세부 정보
제품 운영
UOE IP 코어의 RTL 순차 회로는 사용자 데이터그램과 이더넷 프레임의 실시간 상호 변환을 처리합니다. 코어는 UDP 발신기와 UDP 수신기로 동시에 작동할 수 있습니다.
데이터그램을 전송하기 위해 코어에는 대상과 포트를 설명하는 데이터그램과 메타데이터가 제공됩니다. 대상 IP 주소의 MAC 주소를 알 수 없는 경우 코어의 ARP 회로가 이를 확인합니다. 전송되는 데이터그램의 PDU가 MTU를 초과하는 경우 코어는 데이터그램을 여러 조각으로 세그먼트화합니다.
수신하기 위해 코어는 UDP/IP 페이로드를 캡슐화하는 이더넷 프레임을 수신 대기합니다. 체크섬이 정확하면 하나 이상의 조각으로 데이터그램을 구성합니다. 전체 데이터그램이 준비되면 메타데이터와 함께 애플리케이션 로직에 제공됩니다.
멀티캐스트 데이터그램을 수신할 때 코어는 IGMP로 가입한 호스트 그룹만 미리 선택해 애플리케이션에 전달합니다. 이 기능은 228개의 ClassD 멀티캐스트 주소를 16개의 호스트 그룹을 인코딩하는 4비트 코드로 디코딩하는 작업을 오프로드합니다.
자세한 기능 목록
- UDP/IPv4(RFC 768, RFC 791)
- 하드웨어 체크섬, 세분화 및 재조립 오프로드
- 멀티캐스트(IGMPv2) 기능
- 16개 클래스-D 그룹 수신 지원 가입 및 탈퇴하기
- 멀티캐스트 호스트 그룹 송수신
- 사전 선택 오프로드 수신(수신 거부된 멀티캐스트 삭제)
- 동시 데이터그램 송수신
- 이더넷 패킷: 최대 16K 바이트까지 프로그래밍 가능한 프레임 MTU(슈퍼점보 프레임 지원)
- 최대 UDP 패킷 임의 데이터그램 PDU
- 64K 바이트의 IPv4 제한
- 16 항목 ARP 캐시(RFC 826)
- ICMP(세그먼트화되지 않은 에코 응답 메시지 유형으로 "ping"에서만 사용)
- VLAN(IEEE 802.1Q) 지원
- 레이어 3 다이렉트, 비-UDP 애플리케이션 연결 허용
- 컨트롤 플레인 인터페이스를 통한 통계 액세스
- 로우 영역 구현으로 FPGA당 여러 코어 인스턴스 허용
- 산업 표준 AXI4 인터페이스(Avalon - Altera 디바이스에 적용)
참조 예제
Atomic Rules는 다양한 비트웨어 카드를 위한 UDP IP 레퍼런스 디자인을 제공합니다. Atomic Rules UOE IP 코어는 가능한 최소한의 풋프린트로 25GbE를 구현해야 하는 경우 최대 400MHz에서 작동할 수 있습니다.
결과물
IP 코어는 네임드 프로젝트 또는 사이트 라이선스 형태로 제공됩니다. 두 버전 모두 자체 검증 테스트 벤치를 포함하여 구현에 필요한 요소를 포함합니다. 또한 대부분의 검증 IP는 합성이 가능하므로 Verilog 시뮬레이터 내에서뿐만 아니라 회선 속도에서도 테스트를 수행할 수 있습니다.
네임드 프로젝트: 승인된 FPGA 디바이스에서 제품의 컴파일된 버전을 포함한 하나 이상의 비트스트림을 사용하여 개발부터 생산까지 하나의 지정된 프로젝트에서 제품을 사용할 수 있도록 허용합니다. 프로젝트 SLA는 파생 프로젝트에서의 사용을 금지합니다.
사이트 라이선스: 승인된 FPGA 디바이스에서 제품의 컴파일된 버전을 포함하여 하나 이상의 비트스트림을 사용하여 개발부터 생산까지 승인된 한 위치에서 제품을 사용할 수 있습니다. 사이트 SLA는 승인된 위치에서 파생 프로젝트에 제품을 사용할 수 있도록 허용합니다.
샘플 구현 결과
| 핵심 | 장치 | LUT | 등록하기 | BRAM | Fmax | |
|---|---|---|---|---|---|---|
| 64B | AMD | 78K | 74K | 59 | 400MHz | |
| 64B | 알테라(스트라틱스 및 애자일렉스) | 73K | 123K | 230 M20K | 500MHz(애자일렉스) | |
| 8B | AMD | 22K | 21K | 44 | 400MHz | |
| 8B | 알테라(스트라틱스 및 애자일렉스) | 23K | 32K | 88 M20K | 500MHz(애자일렉스) |
호환 가능한 FPGA 카드
UDP 오프로드 IP는 AMD 울트라스케일+, 인텔 스트라틱스 10 및 인텔 애자일렉스 FPGA가 탑재된 모든 최신 비트웨어 카드와 호환됩니다.
회사 소개
네트워킹 및 시간 품질 향상을 위한 FPGA IP 구성 요소 및 솔루션 제공업체입니다. IP 제품에는 호스트 메모리와 FPGA 패브릭 로직 간의 높은 처리량, 짧은 지연 시간 통신을 위한 Arkville 데이터 무버가 포함됩니다.
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