기능

비트웨어의 합성 트래픽 생성기는 FPGA 내부에서 이더넷 패킷을 생성하여 연결된 네트워크로 전송합니다.

원하는 경우 사용자는 비트웨어의 별도 PCIe 데이터 캡처 레퍼런스 디자인을 배포하여 해당 패킷을 수신할 수 있습니다. 물론 이 경우 소프트웨어가 IP 패킷을 생성하도록 트래픽 생성기를 구성한다고 가정합니다.

기본 아이디어는 다양한 크기의 패킷을 회선 속도로 장시간 동안 생성하는 것입니다. 패킷 헤더는 변경되지 않습니다. 페이로드 내에서 패킷 일련 번호를 증가시키도록 구성할 수 있습니다.

이러한 "패킷 스트림"을 최대 32개까지 인터리빙할 수 있으므로 최대 32개의 서로 다른 패킷 헤더를 가질 수 있습니다. 수신된 패킷 스트림을 여러 호스트 CPU 코어를 사용하여 처리하기 위해 여러 "대기열"로 분할하는 대상을 테스트하려면 이 기능이 필요합니다.

임의의 크기의 패킷을 구성할 수도 있지만, 비트웨어에서는 작은 패킷의 끝없는 연속으로 시작하여 드롭이 없는지 확인한 다음 페이로드에 바이트를 추가하고 목표 설계가 허용하는 최대 페이로드에 도달할 때까지 계속 테스트하는 방식으로 라인 속도로 설계를 스윕하는 경향이 있습니다.

또한 사용자가 원하는 패킷의 단일 인스턴스를 진행 중인 스트림에 삽입할 수 있습니다. 이 기능은 오류를 삽입하여 어떤 일이 발생하는지 확인할 때 유용합니다.

패킷 스트림은 패킷 간 간격을 길게 정의하여 패킷 속도를 줄일 수 있으므로 회선 속도로 시작할 필요가 없습니다. 마지막으로 페이로드 데이터는 0, 난수, 반복되는 64바이트 패턴 또는 증가하는 시퀀스(예: 0123456789101112...)가 될 수 있습니다.

하드웨어

이 합성 트래픽 생성기는 속도 등급 2의 자일링스 VU9P 칩이 포함된 비트웨어 XUP-P3R 카드에서 생성 및 테스트되었습니다. 트래픽 생성기는 외부 메모리를 사용하지 않습니다. 데이터 캡처와 트래픽 생성기의 조합을 250-SoC에 포팅하여 시연했듯이, 이 설계는 CMAC가 포함된 Xilinx UltraScale+ 칩이 있는 모든 BittWare 카드에 포팅할 수 있습니다.

리소스 활용

이 다이어그램은 데이터 캡처 레퍼런스 디자인의 후보 2.0.0 릴리스(2021년 2월)에 대한 FPGA 리소스 사용률을 보여줍니다. 이는 최종적으로 출시되는 버전과 정확히 일치하지는 않더라도 매우 근접할 가능성이 높습니다.

이 비트파일에는 레퍼런스 디자인 트래픽 생성기와 데이터 캡처가 모두 포함되어 있습니다.