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IPsec IP 코어

초고속 IPsec IP 코어

IPsec(인터넷 프로토콜 보안)은 널리 사용되고 채택된 보안 프로토콜로, 인터넷을 통한 안전한 통신을 보장합니다. Xiphera의 IPsec 코어는 자체 AES256-GCM을 사용하여 IPsec 프로토콜에서 ESP(Encapsulating Security Payload) 프레임 처리를 구현합니다. IPsec 프로토콜은 수신된 프레임이 전송을 주장한 송신 스테이션에서 전송된 것인지 확인하고 내용을 암호화하여 OSI 모델의 레이어 3에서 통신 트래픽을 보호합니다.

Xiphera의 확장 가능한 초고속 IPsec IP 코어(XIP7013E)는 하이엔드 FPGA를 사용하는 10Gb/s~200Gb/s 링크의 트래픽에 가장 적합합니다. 이 IP 코어는 공급업체에 구애받지 않는 설계 방법론으로 FPGA에 쉽게 통합할 수 있도록 설계되었습니다.

ESP 프레임 처리

최대 200Gb/s 처리량

IPsec 프로토콜 준수

특징

성능:

  • 200Gb/s 범위의 처리량을 달성하는 초고속 IPsec
  • IP 코어는 짧은 패킷을 처리할 때에도 추가적인 패킷 간 간격 주기가 필요하지 않습니다.

표준 규정 준수:

  • 확장 가능한 IPsec은 RFC4303을 준수합니다.
  • 암호 제품군(AES256-GCM)은 고급 암호화 알고리즘(AES) 표준과 갈루아 카운터 모드(GCM) 표준을 완벽하게 준수합니다.

간편한 인터페이스: 

  • 초고속 IPsec은 페이로드 데이터에 스트리밍 인터페이스를 사용하고 필요한 ESP 프레임 파라미터에 사이드 채널 시그널링을 사용합니다.

OSI 네트워크 모델

OSI 모델 다이어그램

데이터 시트 및 제품 세부 정보

기능

빈 제목

XIP7013E IP는 송신(Tx) 방향에서 IPsec ESP(보안 페이로드 캡슐화) 패킷을 암호화 및 인증하고 수신(Rx) 방향에서 IPsec ESP 패킷의 진위 여부를 복호화 및 검증합니다. ESP 패킷 처리는 5가지 모드로 사용할 수 있으며, 페이로드 인증, IV(초기화 벡터) 옵션을 사용하거나 사용하지 않고 암호화하거나 페이로드를 그대로 우회할 수 있습니다.

빈 제목

빈 제목

IPsec 하이 레벨 블록 다이어그램

FPGA 리소스 및 성능

아래 표는 Altera Agilex® 7의 FPGA 리소스 요구 사항을 나타냅니다:

 

FPGA 제품군

리소스

fmax

데이터 버스 너비

최대 처리량

Altera
Agilex® 7

86000 ALM, 4 M20K

463.39 MHz

512비트

220+ Gb/s

50000 ALM, 4 M20K

486.38 MHz

256비트

124+ Gb/s

결과물

XIP7013E는 넷리스트, 소스 코드 또는 암호화된 소스 코드 등 여러 가지 형식으로 제공될 수 있습니다. 포괄적인 SystemVerilog 테스트 벤치와 자세한 데이터시트가 포함되어 있습니다.

호환 가능한 FPGA 카드

Xiphera IPsec은 BittWare의 Agilex 7 F 시리즈 카드와 호환됩니다. 다른 카드를 찾고 계신가요? 호환 가능한 추가 카드 옵션에 대해 문의하세요. Agilex 7 F-시리즈에서 I-시리즈, M-시리즈 및 AMD UltraScale+로 포팅할 수 있습니다.

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회사 소개

표준화된 암호화 알고리즘을 사용하는 하드웨어 기반 보안 솔루션입니다.

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기술 영업팀에서 가용성 및 구성 정보를 제공하거나 기술 관련 질문에 답변해 드립니다.