FPGA용 코드를 컴파일할 때 가장 큰 문제 중 하나는 컴파일 시간입니다. DPC++ 코드를 해당 코드에 지정된 하드웨어 아키텍처를 구현하는 타이밍 폐쇄형 FPGA 설계로 변환하는 데 필요한 백엔드 컴파일 프로세스는 완료하는 데 몇 시간이 걸릴 수 있습니다. 따라서 전체 컴파일 실행을 최소화하도록 FPGA 개발 흐름이 조정되었습니다.

1. 첫 번째 단계는 기능 검증으로, 테스트 벤치를 사용하여 코드의 정확성을 검사합니다. 이는 개발 플랫폼에서 에뮬레이션을 사용하여 이루어지며, FPGA를 대상으로 하는 코드가 CPU에서 컴파일 및 실행됩니다. 따라서 버그를 발견하고 수정해야 할 때 훨씬 더 빠른 처리 시간을 확보할 수 있습니다. 이를 위해 표준 CPU 디버거(예: GDB용 인텔® 디스트리뷰션)를 사용할 수 있습니다.
2. 기능 검증이 완료되면 컴파일러에서 생성된 보고서를 통해 정적 성능 분석이 수행됩니다. 보고서에는 설계의 메모리, 성능, 데이터 흐름 병목 현상을 식별하는 데 필요한 모든 정보와 병목 현상을 해결하기 위한 최적화 기법에 대한 제안이 포함됩니다. 또한 대상 FPGA에 대한 설계의 면적 및 타이밍 추정치도 제공합니다.
3. 정적 분석 결과가 만족스러우면 전체 컴파일이 수행됩니다. 컴파일러는 요청 시 프로파일링 로직을 생성된 하드웨어에 삽입할 수 있으며, 프로파일링 로직은 메모리 및 파이프 액세스에 대한 동적 프로파일링 데이터를 생성하여 나중에 다른 방법으로는 발견할 수 없는 데이터 패턴 의존적 병목 현상을 식별하는 데 Vtune 성능 분석기에서 사용할 수 있습니다.