PCIe Data Capture White Paper
We examine our reference design for sustained 100 Gb/s capture to host DDR4 over a PCIe bus. Read the white paper, then request the App Note for even more detail!
IPsecIP核
極速 IPsec IP 核
IPsec（互聯網協定安全）是一種被廣泛接受和採用的安全協定，確保互聯網上的安全通信。Xiphera 的 IPsec 內核使用 Xiphera 自己的 AES256-GCM 在 IPsec 協定中實現 ESP（封裝安全有效負載）幀處理。IPsec 協定通過確保接收到的幀已由聲稱發送該幀的發射站發送，並對內容進行加密，從而保護 OSI 模型第 3 層上的通信流量。
Xiphera 的可擴展超高速 IPsec IP 核 （XIP7013E） 最適合採用高端 FPGA 的 10 Gb/s 至 200 Gb/s 鏈路上的流量。該IP核旨在以與供應商無關的設計方法輕鬆集成 FPGA。
ESP框架 加工
高達 200 Gb/s 輸送量
符合 IPsec 協定
特徵
性能：
- 極速 IPsec 可實現 200 Gb/s 範圍內的輸送量
- IP核在處理短數據包時也不需要任何額外的數據包間隙週期
標準合規性：
- 可伸縮的 IPsec 符合 RFC4303
- 密碼套件 （AES256- GCM） 完全符合高級加密演算法 （AES） 標準以及伽羅瓦計數器模式 （GCM） 標準
易於連線：
- 極速 IPsec 使用流介面傳輸有效負載數據，並使用側通道信令傳輸所需的 ESP 幀參數
OSI 網路模型
數據表和產品詳細資訊
功能性
XIP7013E IP 在發送 （Tx） 方向對 IPsec ESP（封裝安全負載）數據包進行加密和身份驗證，並在接收 （Rx） 方向解密和驗證 IPsec ESP 資料包的真實性。ESP 數據包處理可用於五種不同的模式，允許有效負載身份驗證、帶或不帶可選 IV（初始化向量）的加密或按原樣繞過有效負載。
FPGA 資源和性能
下表顯示了 Altera Agilex® 7 的 FPGA 資源要求：
FPGA 系列 | 資源 | 最大功率 | 數據總線寬度 | 最大輸送量 |
奧特拉 | 86000 ALM，4 個 M20K | 463.39兆赫 | 512 位 | 220+ 千兆位元組/s |
50000 個 ALM，4 個 M20K | 486.38兆赫 | 256 位 | 124+ 千兆位元組/s |
交付
XIP7013E可以以多種格式提供，包括網表、原始程式碼或加密原始程式碼。包括一個全面的SystemVerilog測試平臺和一個詳細的數據表。
相容的 FPGA 卡
Xiphera IPsec與BittWare的Agilex 7 F系列卡相容。尋找其他卡？請向我們諮詢其他相容的卡選項。我們可以從 Agilex 7 F 系列移植到 I 系列、M 系列和 AMD UltraScale+。
關於公司
Hardware-based security solutions using standardized cryptographic algorithms. Learn more about the company on their website, Xiphera.com.
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