BittWare パートナーIP
TimeServo IPコア
高性能システムタイマIP
Atomic Rules社のTimeServo IPコアは、FPGAのシステムタイマーやクロックとして機能するRTL IPコアです。TimeServoは、ラインレートに依存しないパケットタイムスタンプのニーズをサポートするために特別に設計されていますが、高解像度で適度な精度のタイムベースが必要な場合に使用することができます。TimeServoとTimeServoPTPは、デジタル位相ロックループ（DPLL）を使用して、数値制御発振器（NCO）の周波数を制御しています。安定した基準クロック（絶対精度は重要ではない）がNCOのクロックを提供します。
タイムスタンプ対応MAC（別売）と組み合わせることで、TimeServoはTimeServoPTP（完全なIEEE-1588v2/PTP通常スレーブデバイス）として注文することができます。TimeServoPTPは、機能するためにホスト・プロセッサとのやりとりを必要としません。
主な特徴
1588v2 PTP通常クロック
まで 32 生産高
1ステップ＋2ステップシンクロ
特徴
- FPGA内でコヒーレントタイムを実現するシングルコンポーネント・ソリューション
- 外部からのPPS（Pulse-Per-Second）リファレンスの有無にかかわらず動作します。
- コントロールプレーン用クロックとリファレンス用クロックの柔軟な独立性
- 最大32出力、それぞれ独自のクロックドメインで使用可能
- 出力は3種類の80ビットフォーマットから個別にランタイムで切り替え可能
- バイナリ 48.32
- IEEE通常版
- IEEEトランスペアレント
- AXIコントロールプレーンからのソフトウェア制御と観測可能性
- 内部論理120ビット分解能の位相アキュムレーター
- 比例・積分制御デジタル位相ロックループ(PI-DPLL)
- デジタル位相周波数検出器（PFDモニター）の観測可能な出力。
データシートと製品詳細
動作とクロックの制限
TimeServoのすべての動作は、AXI4-Lite Memory Mappedコントロールプレーンインターフェースを介して制御されます。定義されたレジスタのセットは、モジュールを制御し、ステータスを返します。コントロールプレーンが動作しているときは、コントロールレジスタとステータスレジスタは常に機能しています。
すべての場合において、時間は基準クロック信号から「作られる」。この基準クロックは、可能な限り安定したものを選択する必要があります。デジタルPLLが使用されている場合、その絶対周波数はあまり重要ではありません。基準クロックは、各エッジで120ビットの位相アキュムレーターをインクリメントします。TimeServo DSPセクションのロジックは、各基準クロックで追加される分数インクリメント値を静的または動的に調整する。
外部からPPS信号が供給されない場合、ソフトウェア制御でTimeServoの設定、トリミング、ナッジングを行うことができます。
外部から供給されるPPS信号がある場合、時間を設定し、ナッジすることができます。しかし、周波数のトリム（例えば、高速/低速）は、TimeServoによって自己制御され、更新されます。
複数のクロックドメインに分離したタイムスタンプロジックを持つ現代のMACの傾向を支持する。 TimeServoの各出力はそれぞれ独自のクロックドメインに置くことができ、最大32出力は、インスタンス化時にコンポーネントに生成することができます。 FPGAハードウェアの優位性アクセラレーション...
仕様
タイムサーボ
- 標準AXI4-Liteコントロールプレーンインタフェース
- 最大32個の80ビット時間出力、バイナリおよびIEEE普通/透過のランタイム切替可能
- 内部論理120ビット基準クロック位相アキュムレーター
- 比例・積分制御デジタル位相ロックループ(PI-DPLL)
- 公称セトリング時間：150秒（ソフトウェア制御で変更可）
- ベストケース シミュレーションジッター観測 +/- 2.5 ns (400MHz基準クロック使用時)
- 公称実世界ジッタ観測値 +/- 10 ns (400MHz基準クロック使用時)
タイムサーボPTP
TimeServo PTPは、上記のTimeServoの機能に加えて、以下の機能を備えています：
- IEEE 1588v2 PTP準拠のOC（Ordinary Clock）スレーブのFPGAへの実装
- 外部ネットワークタイムグランドマスターとの1ステップ/2ステップ同期に対応
- TimeServoPTP Delay Requestは、MAC TXのハードウェア時間挿入を使用して1ステップになります。
- End to End（E2E）遅延の仕組み
- FPGA内でコヒーレントタイムを実現するシングルコンポーネント・ソリューション
- Ethernet L2 PTP/1588 EtherTypeフレームでPTPマスターと通信します。
- コントロールプレーン用クロックとリファレンス用クロックの柔軟な独立性
- クロックドメインクロッシング（CDC）ロジックで最大32個の "今 "出力が可能
- ユーザー提供のクロックから、それぞれ独自のクロック・ドメインで動作する
- 80b出力フォーマット（Binary、IEEE Ordinary、IEEE Transparent）をそれぞれ個別に選択可能。
- それぞれ出力クロックドメインでPPS（Pulse Per Second）出力パルスを持つ。
- AXIコントロールプレーンからのソフトウェア制御と観測可能性
- 初期化後は、ホストからの操作は不要です。
- Gardner Type-2 Digital Phase Locked Loop (DPLL)のAtomic Rules実装。
- 倍精度浮動小数点演算の実装
- サンプルレートFsample= 1 Hz
- ナイキストレートFNyquist= 0.5 Hz
- ダンピング（ゼータ） ξ = 1.0
- ノイズ帯域幅ωBW= 0.1 Hz
- 固有振動数ωn= 0.025 Hz
- Tau τ= 10秒
- 使用したFPGAリソース（TimeServoとその他のサブコアを含む）
- ALMs/LUTsです：13K
- M20Ks/BRAMsです：17
- DSP：6台
参考例
- 共通設定の設定・取得や動作の観察ができるソフトウェア制御ユーティリティです。
- Arkville IP Core (Arkville 別売) を使用したIEEE-1588 PTP (Precision Time Protocol) を用いたアプリケーションの設計例です。
クロック周波数の上限 (MHz)
| 時計 | 最小値 (MHz) | 公称値（MHz）[1］ | 最大（MHz）[2]。 |
|---|---|---|---|
| axi_clk | 50 | 125 | 500 |
| リフレク | 100 | 250 | 500 |
| now_clk_さん | 50 | 312.5 | 500 |
[1] 公称周波数での性能測定
[2] FPGAの性能制限により最大周波数での動作ができない場合がある(例: Timing Closure)。
対応FPGAカード
TimeServo IPは、AMDUltraScale+、IntelStratix 10、IntelAgilex FPGAを搭載した現行のすべてのBittWare カードと互換性がある。
対応FPGAカード
TimeServo IPは、ザイリンクスUltraScale+、インテルStratix 10、インテルAgilex FPGAを搭載した現行のすべてのBittWare カードと互換性があります。
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