EdgeCortix社のDynamic Neural Accelerator。
IP&ソリューションに戻る Dynamic Neural Accelerator ML Framework EdgeCortix Dynamic Neural Accelerator (DNA) は、深層学習推論のための柔軟なIPコアです。
UDPオフロードエンジン
10/25/50/100GbE用UOE IPコア
Atomic Rules UDP Offload Engine (UOE) は、10、25、40、50、100GbEでの即時運用を可能にするUDP FPGA IPコアです。UOE IPコアは、チェックサム、セグメンテーション、再組み立てのハードウェア・オフロードを含むUDP標準RFC 768を実装しています。
これにより、RFC768に記載されている作業の多くをソフトウェアからハードウェアにオフロードすることができます。これにより、25GbE、50GbE、100GbEのラインレートを達成することができます。
UOE IPコアは、LANやネットワーク上でアプリケーションレベルのUDPデータグラムを同時に送受信することができます。内蔵のIGMPv2マルチキャスト・プリセレクターが不要なトラフィックを除去し、L4 UDPマルチキャストがプリセレクトされるため、ユーザー・アプリケーションはこの機能を実行する必要がありません。UOE IPコアは、一般的なFPGAベンダーのイーサネットMACで動作するようテストされています。
フルラインレートでパケットロスなし
最大100GbEまでのあらゆる回線速度で運用可能
UDP規格RFC768をオフロードする。
特徴
- アプリケーションの将来を見据え、あらゆるラインレートに対応するスループットを最適化します。
- 10/25/50/100GbEで動作します。
- 非常に小さなパケットでもパケットロスなく、フルラインレートで動作します。
- UDP規格RFC768をソフトウェアからハードウェアにオフロードする。
- ロバストマルチキャスト対応
UDPをオフロード
フルラインレート
最大100GbE対応
ブロック図、データシート、製品詳細
製品操作
UOE IPコアのRTLシーケンシャル回路は、ユーザーデータグラムとイーサネットフレームのリアルタイムの相互変換を処理します。このコアは、UDPセンダーとUDPレシーバーとして同時に機能することができます。
データグラムを送信するために、コアはデータグラムと宛先とポートを記述したメタデータを提示される。宛先IPアドレスのMACアドレスが不明な場合、コアのARP回路が解決する。送信されるデータグラムのPDUがMTUを超える場合、コアはデータグラムをフラグメントに分割する。
受信するために、コアはUDP/IPペイロードをカプセル化したイーサネットフレームをリッスンします。チェックサムが正しい場合、1つまたは複数のフラグメントからデータグラムを形成する。
マルチキャストデータグラムを受信する場合、コアはIGMPで参加したホストグループのみを事前に選択し、アプリケーションに配信する。この機能により、228個のClassDマルチキャストアドレスを、16個のホストグループをエンコードする4ビットコードにデコードするタスクがオフロードされる。
機能詳細について
- UDP/IPv4 (RFC 768, RFC 791)
- ハードウェアチェックサム、セグメンテーション、再組立オフロード
- マルチキャスト(IGMPv2)機能
- 16のClass-Dグループの受信サポートに加入・離脱する。
- マルチキャストホストグループの送受信
- 受信先選択オフロード（未加入のマルチキャストの破棄）
- データグラムの同時送受信
- イーサネットパケット：プログラマブルフレームMTU最大16K Byte（スーパージャンボフレーム対応）
- UDPパケット 任意データグラムPDUまで
- IPv4の制限値64K Byte
- 16 エントリー ARP キャッシュ（RFC 826）
- ICMP (セグメント化されていないエコー応答メッセージタイプのみ。"ping "で使用される)
- VLAN（IEEE 802.1Q）対応
- レイヤー3ダイレクトで、UDP以外のアプリケーション接続が可能。
- 制御プレーンインタフェースからアクセスできる統計情報
- 低エリア実装により、1つのFPGAに複数のコアインスタンスを搭載可能。
- 業界標準AXI4インターフェイス（Avalon-Adapted onAltera devices）
参考例
Atomic Rulesは、様々なBittWare カード用のUDP IPリファレンスデザインを提供しています。Atomic RulesのUOE IPコアは、25GbEを最小のフットプリントで実装する必要がある場合、最大400MHzで動作させることができます。
成果物
IPコアは、Named-ProjectまたはSite-Licenseの形態で提供されます。どちらのバージョンも、自己検証テストベンチを含む実装に必要な要素を含んでいます。検証用IPのほとんどは合成可能であり、Verilogシミュレータ内だけでなく、ラインレートでのテストが可能です。
Named-Project (指定プロジェクト)：認定されたFPGAデバイス上で製品のコンパイル版を含む1つまたは複数のビットストリームを使用して、開発から生産まで1つの指定プロジェクトで製品を使用することを許可する。プロジェクトのSLAでは、派生プロジェクトでの使用は禁止されています。
サイトライセンス：認定されたFPGAデバイス上で製品のコンパイル版を含む1つまたは複数のビットストリームを使用して、開発から生産まで、1つの認定された場所で製品を使用することを許可するものです。サイトSLAでは、認定された場所での派生プロジェクトでの製品の使用が許可されます。
サンプル実施結果
| コア | デバイス | ルト | 登録 | ビーラム | エフマックス | |
|---|---|---|---|---|---|---|
| 64B | エーエムディー | 78K | 74K | 59 | 400MHz | |
| 64B | Altera (Stratix &Agilex) | 73K | 123K | 230 M20K | 500MHz (Agilex) | |
| 8B | エーエムディー | 22K | 21K | 44 | 400MHz | |
| 8B | Altera (Stratix &Agilex) | 23K | 32K | 88 M20K | 500MHz (Agilex) |
対応FPGAカード
UDPオフロードIPは、AMDUltraScale+、IntelStratix 10、IntelAgilex FPGAを搭載した現行のすべてのBittWare カードと互換性があります。
会社について
ネットワークとQoTのためのFPGA IPコンポーネントとソリューションのプロバイダーです。ホストメモリとFPGAファブリックロジック間の高スループット、低レイテンシ通信を実現するArkville データムーバーなどのIPを提供する。
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