FPGA 加速 NVMe 儲存解決方案
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原子規則 UDP 卸載引擎 (UOE) 是一個 UDP FPGA IP 核心,允許在 10、25、40、50 或 100GbE 下立即運行。UOE IP 核實現了UDP標準 RFC 768,包括校驗和、分段和重組硬體卸載。
這將 RFC 768 中描述的大部分工作從軟體卸載到硬體。這樣,可以實現 25、50 和 100GbE 的線路速率。
UOE IP 核使應用級 UDP 數據報能夠在 LAN 上或通過網路同時發送和接收。集成的 IGMPv2 組播預選擇器可刪除不需要的流量,並且預先選擇 L4 UDP 組播,因此使用者應用程式不必執行此功能。UOE IP 核經過測試,可與常用 FPGA 供應商的乙太網 MAC 配合使用。
UOE IP 核中的 RTL 時序電路處理用戶數據報和乙太網幀的即時互變。該內核可以同時用作UDP發送方和UDP接收方。
要發送數據報,內核將提供數據報以及描述目標和埠的元數據。如果目標 IP 位址的 MAC 位址未知,則核心中的 ARP 電路會解析它。如果發送的數據報的 PDU 超過 MTU,則核心會將數據報分段為片段。
為了接收,核心偵聽封裝 UDP/IP 有效負載的乙太網幀。如果校驗和正確,則由一個或多個片段組成數據報。當整個數據報準備就緒時,它將與其元數據一起呈現給應用程式邏輯。
接收組播數據報時,內核會預先選擇已加入 IGMP 的主機組並將其僅傳送給應用程式。此功能將解碼 228 個 ClassD 組播地址的任務卸載到編碼 16 個主機組的 4 位代碼。
Atomic Rules為一系列BittWare卡提供UDP IP參考設計。原子規則 UOE IP 核可以在高達 400 MHz 的頻率下運行,在這種情況下,必須以盡可能小的佔用空間實現 25 GbE。
IP 核以命名專案或網站許可證形式提供。這兩個版本都包含實現所需的元素,包括自驗證測試平臺。大多數驗證IP也是可合成的,因此能夠以線速執行測試,而不僅僅是在Verilog模擬器中。
命名專案: 允許使用一個或多個比特流(包括授權 FPGA 器件上產品的編譯版本)將產品用於從開發到生產的指定專案。專案 SLA 禁止在衍生專案上使用。
網站許可證: 允許產品從開發到生產,使用一個或多個比特流在一個授權位置使用,包括授權 FPGA 設備上產品的編譯版本。網站 SLA 允許產品用於授權位置的衍生專案。
核心 | 裝置 | 情人 | 註冊 | 布拉姆 | 最大功率 | |
---|---|---|---|---|---|---|
64B | 阿德 | 78K | 74K | 59 | 400兆赫 | |
64B | Altera(Stratix 和 Agilex) | 73K | 123K | 230 M20K | 500MHz (敏捷) | |
8B | 阿德 | 22K | 21K | 44 | 400兆赫 | |
8B | Altera(Stratix 和 Agilex) | 23K | 32K | 88 M20K | 500MHz (敏捷) |
UDP卸載IP與目前所有帶有AMD UltraScale+、Intel Stratix 10和Intel Agilex FPGA的 BittWare卡 相容。
用於網路和時間品質的FPGA IP元件和解決方案供應商。IP 產品包括用於主機記憶體和 FPGA 結構邏輯之間高輸送量、低延遲通信的 Arkville 數據行動器。
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