웨비나 등록: 인텔 애자일렉스 FPGA를 사용한 컴퓨팅 스토리지 웨비나
인텔® 애자일렉스™ FPGA를 사용한 비트웨어 온디맨드 웨비나 컴퓨팅 스토리지: 데이터에 더 가까운 가속화를 가져오다 지금 온디맨드로 시청하세요! NVMe 스토리지를 가속화한다는 것은 다음과 같은 컴퓨팅을 이동한다는 것을 의미합니다.
BittWare 파트너 IP
타임서보 IP 코어
고성능 시스템 타이머 IP
Atomic Rules의 TimeServo IP 코어는 FPGA의 시스템 타이머 또는 클록 기능을 수행하는 RTL IP 코어입니다. 회선 속도 독립 패킷 타임스탬프의 요구 사항을 지원하도록 특별히 설계되었지만, 고해상도, 적당한 정확도의 타임베이스가 필요한 곳에서도 TimeServo를 사용할 수 있습니다. TimeServo와 TimeServoPTP는 모두 디지털 위상 고정 루프(DPLL)를 사용해 수치 제어 발진기(NCO)의 주파수를 제어합니다. 안정적인 레퍼런스 클록(절대 정확도는 중요하지 않음)이 NCO에 클록을 제공합니다.
타임스탬프 지원 MAC(포함되지 않음)과 함께 TimeServo는 완전한 IEEE-1588v2/PTP 일반 슬레이브 디바이스인 TimeServoPTP로 주문할 수 있습니다. TimeServoPTP는 작동을 위해 호스트 프로세서와의 상호 작용이 필요하지 않습니다.
주요 기능
1588v2 PTP 일반 시계
최대 32 출력
1단계 + 2단계 동기화
특징
- FPGA 내에서 일관된 시간을 제공하기 위한 단일 구성 요소 솔루션
- 외부에서 제공한 초당 펄스(PPS) 레퍼런스를 사용하거나 사용하지 않고 작동합니다.
- 컨트롤 플레인 및 레퍼런스 클럭을 위한 유연하고 독립적인 클럭
- 각각 고유한 클럭 도메인에 최대 32개의 출력 제공
- 세 가지 80비트 포맷으로 개별적으로 런타임 전환 가능한 출력
- 이진 48.32
- IEEE 일반
- IEEE 투명성
- AXI 컨트롤 플레인에서 소프트웨어 제어 및 가시성 확보
- 내부 논리적 120비트 해상도 위상 누산기
- 비례/적분 제어 디지털 위상 고정 루프(PI-DPLL)
- 디지털 위상 주파수 검출기(PFD 모니터)의 관측 가능한 출력
데이터 시트 및 제품 세부 정보
작동 및 클럭 제한
TimeServo의 모든 작동은 AXI4-Lite 메모리 매핑 제어 플레인 인터페이스를 통해 제어됩니다. 정의된 레지스터 세트가 모듈을 제어하고 상태를 반환합니다. 제어 및 상태 레지스터는 제어 플레인이 작동 중일 때 항상 작동합니다.
모든 경우에 시간은 레퍼런스 클럭 신호에서 "만들어집니다". 이 레퍼런스 클록은 가능한 한 안정성이 가장 좋은 것으로 선택해야 합니다. 디지털 PLL이 작동 중일 때는 절대 주파수가 덜 중요합니다. 레퍼런스 클록은 각 에지에서 120비트 위상 누산기를 증가시킵니다. TimeServo DSP 섹션의 로직은 각 레퍼런스 클럭에 추가되는 분수 증분 값을 정적 또는 동적으로 조정합니다.
외부에서 공급되는 PPS(초당 펄스 수) 신호가 없는 경우, 소프트웨어 제어를 통해 TimeServo를 설정, 트리밍, 넛지할 수 있습니다.
외부에서 공급되는 PPS 신호가 있는 경우 시간을 설정하고 넛지할 수 있지만 주파수 트림(예: 더 빠름/느림)은 TimeServo가 자체 제어하고 업데이트합니다.
타임스탬프 로직이 여러 클럭 도메인으로 분리된 최신 MAC의 추세를 지원하고, TimeServo의 각 출력을 각각 자체 클럭 도메인에 배치할 수 있으며 인스턴스화 시 최대 32개의 출력을 구성 요소에서 생성할 수 있어 FPGA 하드웨어 가속의 장점을 활용할 수 있습니다.
사양
TimeServo
- 표준 AXI4-Lite 컨트롤 플레인 인터페이스
- 최대 32개의 80비트 시간 출력, 런타임 전환 가능한 바이너리 및 IEEE 일반/투명
- 내부 논리적 120비트 레퍼런스 클럭 위상 누산기
- 비례/적분 제어 디지털 위상 고정 루프(PI-DPLL)
- 공칭 안정화 시간: 150초(소프트웨어 제어 하에 변경될 수 있음)
- 최상의 경우 시뮬레이션 지터 관찰 +/- 2.5ns(400MHz 레퍼런스 클럭 사용)
- 공칭 실제 지터 관찰 +/- 10ns(400MHz 레퍼런스 클럭 사용)
TimeServo PTP
TimeServo PTP에는 위에 나열된 모든 TimeServo 기능에 다음 기능이 추가되어 있습니다:
- FPGA를 위한 IEEE 1588v2 PTP 호환 일반 클록(OC) 슬레이브 구현
- 외부 네트워크 시간 그랜드 마스터와 1단계 및 2단계 동기화 모두 지원
- MAC TX 하드웨어 시간 삽입을 사용하는 1단계 TimeServoPTP 지연 요청
- 엔드 투 엔드(E2E) 지연 메커니즘
- FPGA 내에서 일관된 시간을 제공하기 위한 단일 구성 요소 솔루션
- 이더넷 L2 PTP/1588 이더타입 프레임을 통해 PTP 마스터와 통신합니다.
- 컨트롤 플레인 및 레퍼런스 클럭을 위한 유연하고 독립적인 클럭
- 클럭 도메인 크로싱(CDC) 로직으로 최대 32개의 "지금" 시간 출력
- 사용자가 제공한 시계에서 각각 고유한 시계 도메인에 있습니다.
- 각각 개별적으로 선택 가능한 80b 출력 형식(바이너리, IEEE 일반, IEEE 투명)
- 각각 출력 클록 도메인에 초당 펄스(PPS) 출력 펄스가 있습니다.
- AXI 컨트롤 플레인에서 소프트웨어 제어 및 가시성 확보
- 초기화 후에는 호스트의 상호 작용이 필요하지 않습니다.
- 가드너 타입-2 디지털 위상 고정 루프(DPLL)의 원자 규칙 구현
- 배정밀도 부동 소수점 구현
- 샘플 레이트 Fsample = 1Hz
- 나이퀴스트 속도 FNyquist = 0.5Hz
- 댐핑(제타) ξ = 1.0
- 노이즈 대역폭 ωBW = 0.1Hz
- 고유 주파수 ωn = 0.025Hz
- 타우 τ= 10초
- 사용된 FPGA 리소스(타임서보 및 기타 서브코어 포함)
- ALM/LUT: 13K
- M20K/BRAM: 17
- DSP: 6
참조 예제
- 일반적인 설정을 설정/취득하고 동작을 관찰할 수 있는 소프트웨어 제어 유틸리티입니다.
- 아크빌 IP 코어(아크빌 별도 구매)를 사용한 설계 예시(IEEE-1588 정밀 시간 프로토콜(PTP) 적용)를 보여줍니다.
클록 주파수 제한(MHz)
| 시계 | 최소(MHz) | 공칭(MHz)[1] | 최대(MHz)[2][3 |
|---|---|---|---|
| axi_clk | 50 | 125 | 500 |
| ref_clk | 100 | 250 | 500 |
| NOW_CLK_ | 50 | 312.5 | 500 |
[1] 공칭 주파수에서 측정한 성능
[2] FPGA 성능 제한으로 인해 최대 주파수에서 작동하지 않을 수 있습니다(예: 타이밍 클로저).
호환 가능한 FPGA 카드
타임서보 IP는 AMD 울트라스케일+, 인텔 스트라틱스 10 및 인텔 애자일렉스 FPGA가 탑재된 모든 최신 비트웨어 카드와 호환됩니다.
호환 가능한 FPGA 카드
타임서보 IP는 자일링스 울트라스케일+, 인텔 스트라틱스 10 및 인텔 애자일렉스 FPGA가 탑재된 모든 최신 비트웨어 카드와 호환됩니다.
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