BittWare合作伙伴IP核心

RDMA

100Gbps的低延迟RoCE v2

带 RDMA IP 的 XUP-VV8 卡
格罗夫徽标

GROVF RDMA IP核和主机驱动提供了RDMA over Converged Ethernet(RoCE v2)系统的实现和与标准Verbs API的集成。RDMA IP与参考设计一起交付,包括IP子系统本身、100G MAC IP子系统、DMA子系统、主机驱动程序和软件上的应用实例。系统驱动程序与OFED标准Verbs API集成,并与著名的RNIC卡和软件兼容。该IP核还提供了100Gbps吞吐量的RoCE v2的低延时FPGA实现。

主要特点

RNIC和软性RoCE v2兼容

100Gb/s 吞吐量,2µs延迟

1023个或更多 可配置的 RDMA队列对

特点

  • 硬件操作的RC、XRC、RD、UC、UD服务
  • 传入和传出的SEND、RDMA READ、RDMA WRITE
  • 在FPGA和ECN中实现的内存保护域
  • 第三方MAC和DMA IPs
  • 主机上的标准Verbs API
  • 使用Verbs API的动态配置
  • 硬件重传和重新排序
  • 可定制的IP

通过基于FPGA的SmartNIC实现RNIC的使用案例

方框图、数据表和产品细节

产品操作

该解决方案是一个通过聚合以太网协议实现 RDMA 的软 IP。它由集成了 MAC 和 DMA 的 FPGA IP 以及主机 CPU 驱动程序组成。该 IP 与 BittWare 采用 Altera Agilex 7 的 IA-840f 和 IA-420f FPGA 卡以及采用 AMD UltraScale+ 的 XUP-VV8 和 XUP-P3R FPGA 卡兼容。该解决方案符合 IB 规范中规定的通道适配器和 RoCE v2 要求。第 1 页上的图表显示了系统的简单架构概览。数据平面和可靠通信采用硬件卸载,FPGA 中不包含 CPU 内核。

详细功能列表

  • 完全兼容已知的RNIC产品和软性RoCE实现(RoCE v2)。
  • 低于2.0微秒的软件对软件延迟(往返)和低于300纳秒的硬件对硬件延迟(往返)。
  • 100Gb/s的吞吐量
    • 可配置的RDMA队列对
    • 1023个或更多
  • 硬件重传管理
  • 在FPGA中实现的存储器保护域
  • 使用ECN、PFC的拥堵控制
  • 可与第三方MAC和DMA IP协同工作
  • 使用Verbs API的动态配置
  • 在主机用户/内核空间的标准Verbs API
  • 硬件实现的可靠连接(RC)、扩展可靠连接(XRC)、可靠数据报(RD)、不可靠连接(UC)和不可靠数据报(UD)。
  • 传入和传出SEND、RDMA READ、RDMA WRITE(不支持RDMA Atomic)。

参考设计

该参考范例由三部分组成:

  • 带有参考设计的加密FPGA IPs,实现了RDMA协议
  • 为基于FPGA的RDMA适配器提供标准Verbs API支持的软件驱动程序
  • 建立在Verbs API之上的应用实例,展示乒乓测试结果:延迟和带宽

实施结果样本

器材 LUTs 片上存储器
UltraScale+ VU9P 170K 6Mb
Agilex 7 AGF014 170K 6Mb

兼容的FPGA卡

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