带有Xilinx VU13P FPGA的XUP-VV8 PCIe卡
PCIe FPGA卡XUP-VV8 UltraScale+ FPGA PCIe板，含4x QSFP-DDs 8x 100GbE网络端口和VU9P/13P FPGA 需要报价吗？跳转到价格
IPsec IP 核心
极速 IPsec IP 核心
IPsec（互联网协议安全）是一种广为接受和采用的安全协议，可确保互联网上的安全通信。Xiphera 的 IPsec 内核使用 Xiphera 自己的 AES256-GCM 在 IPsec 协议中实现了 ESP（封装安全有效载荷）帧处理。IPsec 协议通过确保接收到的帧是由声称发送该帧的发送站发送的，并对其内容进行加密，从而确保 OSI 模型第 3 层通信流量的安全。
Xiphera 的可扩展极速 IPsec 内核 (XIP7013E) 最适用于使用高端 FPGA 的 10 Gb/s 至 200 Gb/s 链路上的流量。该 IP 核设计用于在厂商无关的设计方法中轻松集成 FPGA。
ESP 框架 加工
高达200 Gb/s 吞吐量
符合IPsec 协议
特点
性能：
- 极速 IPsec 的吞吐量可达到 200 Gb/s。
- 即使在处理短数据包时，IP 内核也不需要额外的数据包间隙周期
符合标准：
- 可扩展 IPsec 符合 RFC4303 标准
- 密码套件（AES256- GCM）完全符合高级加密算法（AES）标准和伽罗瓦计数器模式（GCM）标准
轻松穿插：
- 极速 IPsec 使用流接口传输有效载荷数据，使用侧信道信号传输所需的 ESP 帧参数
OSI网络模型
数据表和产品细节
功能性
XIP7013E IP 在发送（Tx）方向对 IPsec ESP（封装安全有效载荷）数据包进行加密和验证，在接收（Rx）方向对 IPsec ESP 数据包进行解密和验证。ESP 数据包处理可采用五种不同的模式，既可以进行有效载荷验证，也可以使用或不使用可选的 IV（初始化向量）进行加密，还可以绕过有效载荷。
FPGA 资源和性能
下表列出了 Altera Agilex® 7 的 FPGA 资源需求：
FPGA 系列 | 资源 | 最大值 | 数据总线宽度 | 最大吞吐量 |
Altera | 86000 ALM、4 M20K | 463.39 兆赫 | 512 位 | 220+ Gb/s |
50000 ALM、4 M20K | 486.38 兆赫 | 256 位 | 124+ Gb/s |
可交付的成果
XIP7013E 可以多种格式提供，包括网表、源代码或加密源代码。随附全面的 SystemVerilog 测试平台和详细的数据表。
兼容的FPGA卡
Xiphera IPsec与BittWare的Agilex 7 F系列网卡兼容。正在寻找不同的网卡？请向我们咨询其他兼容卡选项。我们可以将 Agilex 7 F 系列移植到 I 系列、M 系列和 AMD UltraScale+ 上。
关于公司
使用标准化加密算法的基于硬件的安全解决方案。
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