带有Intel Stratix 10 MX FPGA的520R-MX PCIe卡
带有HBM2和480Gbps光学输入的PCIe FPGA卡520R-MX Stratix 10 FPGA板，针对具有大量实时数据采集要求的传感器处理应用进行了优化
TCP/IP 卸载
以太网IP
TCP/IP（传输控制协议/互联网协议）是FPGA的一个以太网IP核，它结合了传输层和互联网层协议，在互联网或专用网络上提供可靠的端到端网络通信。
Chevin Technology的TCP/IP卸载引擎是一个FPGA可合成的以太网TCP/IP服务器/客户端，是一个精简而快速的全RTL解决方案。TCP IP核可与10G和25G以太网IP核一起使用，在任何FPGA中使用最少的资源实现可靠、高性能的连接。切文科技的TCP/IP核使用快速高效的逻辑计算校验和，卸载了TCP协议，并很容易与其他协议集成，为开发支持TCP的FPGA应用提供了一条便捷的途径。
该 IP 核针对带有 AMD Virtex UltraScale+ 和 Altera Agilex 7 器件的 BittWare FPGA 卡。具体支持的板卡列在规格下。
多达256个TCP/IP
会话
低延时和 高吞吐量
高达1GB Rx和Tx缓冲区
产品介绍
TCP/IP卸载引擎为创建支持TCP的应用提供了快速的途径，在FPGA端只需要最少的额外网络管理资源。AXI4-Lite主机接口允许控制和配置TCP IP核的寄存器以及用于连接和链接监测的统计数据。用户应用端和MAC通过一个易于使用的AXI4-Stream或Avalon接口连接到TCP IP核。
TCP IP核心可以被配置为启动（客户端）或接受（服务器）与远程终端的TCP连接。一旦建立了会话，就可以通过TCP协议可靠地发送和接收数据；在10或25Gbit/s的高持续数据率下，负责检查和插入/检查、插座和流量控制。用户界面提供流量控制，并管理多个连接。
支持多个同步连接，仅受可用的数据包缓冲区资源的限制。打开和关闭连接是由TCP核心处理的，不需要额外的软件支持。重传由TCP内的控制层处理，以便快速、轻松地恢复错误。收集所有发送和接收帧的统计数据，用于流量和连接分析。
特点
- 低门数
- 1至256个同时进行的TCP/IP会话
- 服务器/客户端，可配置每个会话
- 低延时、高吞吐量的性能
- 零拷贝-动态流/内存源和目的地切换
- 可编程的每个会话接收/拥堵窗口
- 内部/外部存储器
- 可配置的Tx和Rx缓冲区大小：1KB-1GB
- 64位AXI4流 @ 156.25 MHz
- AXI4 MAC 接口可连接任何以太网 MAC，包括 AMD、Altera 和 Chevin
- 每个会话的所有接口上的AXI4路由能力--用于灵活的路由选项到多个应用程序、MAC或其他接口
数据表和产品细节
可交付的成果
- 加密的编译网表
- 数据表和用户指南
- 参考设计/实例
- 仿真试验台
- Vivado的构建脚本
- 软件驱动程序
- 支持集成到FPGA中
应用
- 人工智能
- 机器学习
- 视频成像
- 图像/信号处理
- 互联网安全监测
- 数据存储和采集系统
- 交易执行和监测
- HPC/大数据系统
- 数据挖掘
规格
吞吐量和延时数字
CP发送/接收速率：9.5Gbps（1.2GB/s）；
TX / RX– Latency < 1 us
FPGA资源数字
| 会议 | 资源 | 使用方法 |
|---|---|---|
| Altera Agilex F 系列 | 32 | 启用所有功能的IA-840F卡，包括内存映射接口： 40k ALMs, 220 M20K |
| AMD Virtex UltraScale、Zynq | 16 | 占用的内存空间小：110个BRAMs + 数据包缓冲器；35000个LUTs |
关于公司
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