BittWare合作伙伴IP
时间伺服IP核
高性能系统定时器IP
Atomic Rules的TimeServo IP核是一个RTL IP核，用于FPGA的系统定时器或时钟的功能。尽管TimeServo是专门为支持独立于线速的数据包时间戳的需要而设计的，但在需要高分辨率、中等精度的时间基础的地方，TimeServo也能找到用途。TimeServo和TimeServoPTP都使用一个数字锁相环（DPLL）来控制一个数控振荡器（NCO）的频率。一个稳定的参考时钟（其绝对精度并不重要）为NCO提供时钟。
与一个具有时间戳功能的MAC（不包括）一起，TimeServo可以作为TimeServoPTP订购：一个完整的IEEE-1588v2/PTP普通从属设备。TimeServoPTP不需要任何主机处理器的互动就能发挥作用。
主要特点
1588v2 PTP普通时钟
最高可达 32 输出
1-步骤+2-步骤同步化
特点
- 用于在FPGA内提供相干时间的单组件解决方案
- 在有或没有外部提供的脉冲-每-秒（PPS）参考的情况下操作
- 为控制面和参考时钟提供灵活和独立的时钟
- 多达32个输出，每个都在自己的时钟域中
- 输出可在三种80位格式之间单独运行切换
- 二进制 48.32
- IEEE普通
- IEEE透明的
- 来自AXI控制平面的软件控制和可观察性
- 内部逻辑120位分辨率相位累积器
- 比例/积分控制的数字锁相环（PI-DPLL）。
- 数字式相位频率检测器（PFD监视器）的可观察输出
数据表和产品细节
操作和时钟限制
TimeServo的所有操作都是通过AXI4-Lite内存映射的控制平面接口控制的。一组定义的寄存器控制模块并返回状态。当控制平面运行时，控制和状态寄存器总是发挥作用。
在所有情况下，时间都是由一个参考时钟信号 "制造 "的。这个参考时钟应该被选择为具有尽可能好的稳定性。当数字PLL参与时，其绝对频率就不那么重要了。参考时钟的每个边沿都会增加一个120位相位累加器。TimeServo DSP部分的逻辑可以静态或动态地调整在每个参考时钟上增加的小数点增量值。
在没有外部提供的脉冲-每秒（PPS）信号的情况下，TimeServo可以在软件控制下进行设置、修整和调整。
在有外部提供的PPS信号的情况下，时间可以被设置和调整；但频率的修整（如快/慢）是由TimeServo自行控制和更新的。
支持当代MAC的时间戳逻辑分离到多个时钟域的趋势；TimeServo的每个输出都可以放在自己的时钟域中；当实例化时，该组件可产生多达32个输出。FPGA硬件加速的优势。
规格
时间伺服
- 标准AXI4-Lite控制平面接口
- 多达32个80位时间输出，运行时可切换二进制和IEEE普通/透明。
- 内部逻辑120位参考时钟相位累加器
- 比例/积分控制的数字锁相环（PI-DPLL）。
- 标称沉淀时间：150秒（可在软件控制下改变）。
- 最佳模拟抖动观察+/- 2.5 ns（使用400 MHz参考时钟）。
- 标称真实世界抖动观察+/- 10 ns（使用400 MHz参考时钟）
时间伺服PTP
TimeServo PTP具有以上列出的所有TimeServo功能，再加上以下内容：
- 用于FPGA的符合IEEE 1588v2 PTP标准的普通时钟（OC）从机实现
- 支持与外部网络时间主站进行1步和2步同步
- TimeServoPTP延迟请求是使用MAC TX硬件时间插入的1步法
- 端到端（E2E）延迟机制
- 用于在FPGA内提供相干时间的单组件解决方案
- 通过以太网L2 PTP/1588 EtherType帧与PTP主站进行通信
- 为控制面和参考时钟提供灵活和独立的时钟
- 多达32个时间 "现在 "输出，带有时钟域交叉（CDC）逻辑
- 各自在自己的时钟域中，由用户提供的时钟
- 每个可单独选择的80b输出格式（二进制、IEEE普通、IEEE透明）。
- 在输出时钟域中，每个都有一个每秒脉冲（PPS）输出脉冲
- 来自AXI控制平面的软件控制和可观察性
- 初始化之后，不需要主机的互动
- 加德纳2型数字锁相环（DPLL）的原子规则实现
- 双精度浮点的实现
- 采样率Fsample= 1 Hz
- 奈奎斯特速率FNyquist= 0.5 Hz
- 阻尼（Zeta） ξ = 1.0
- 噪声带宽 ωBW= 0.1 Hz
- 自然频率 ωn= 0.025 Hz
- Tau τ= 10 秒钟
- 使用的FPGA资源（包括TimeServo和其他子核）。
- ALMs/LUTs：13K
- M20Ks/BRAMs：17
- DSPs: 6
参考实例
- 软件控制工具，用于设置/获取常用设置以及观察行为。
- 使用Arkville IP核（Arkville单独提供）的设计实例，显示了与IEEE-1588精确时间协议（PTP）的应用。
时钟频率限制（MHz）
| 钟表 | 最小值（兆赫） | 标称（兆赫）[1]。 | 最大（MHz）[2] |
|---|---|---|---|
| axi_clk | 50 | 125 | 500 |
| 循环器（Ref_clk | 100 | 250 | 500 |
| 呼叫中心 | 50 | 312.5 | 500 |
[1] 在额定频率下进行的性能测量
[2] FPGA的性能限制可能会阻止在最高频率下的操作（例如，定时关闭）。
兼容的FPGA卡
TimeServo IP 与目前所有采用 AMD UltraScale+、Intel Stratix 10 和 Intel Agilex FPGA 的 BittWare 卡兼容。
兼容的FPGA卡
TimeServo IP与目前所有采用Xilinx UltraScale+、Intel Stratix 10和Intel Agilex FPGA的BittWare卡兼容。
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