520R-MX PCIe Card with Intel Stratix 10 MX FPGA
PCIe FPGA Card 520R-MX Stratix 10 FPGA Board with HBM2 and 480Gbps Optical Input Optimized for sensor processing applications with massive real-time data ingest requirements
德瑪
100Gbps 的低延遲 RoCE v2
GROVF RDMA IP 核和主機驅動程式提供基於融合乙太網的 RDMA （RoCE v2） 系統實現以及與標準動詞 API 的整合。RDMA IP 隨參考設計一起提供，其中包括IP子系統本身、100G MAC IP子系統、DMA 子系統、主機驅動程式和軟體上的範例應用程式。系統驅動程式與 OFED 標準動詞 API 集成，並與著名的 RNIC 卡和軟體相容。該IP核還提供RoCE v2的低延遲 FPGA 實現，輸送量為100 Gbps。
相容 RNIC 和軟 RoCE v2
100千兆位元組/秒 輸送量， 2μs 延遲
Configurable number of
RDMA queue pairs
特徵
- 硬體操作的 RC、XRC、RD、UC、UD 服務
- 傳入和傳出發送、RDMA 讀取、RDMA 寫入
- 在 FPGA 和 ECN 中實現的記憶體保護域
- 第三方 MAC 和 DMA IP
- 主機上的標準謂詞 API
- 使用謂詞 API 進行動態配置
- 硬體重新傳輸和重新排序
- 可定製的IP
通過基於 FPGA 的智慧網卡實現 RNIC 用例
框圖、數據表和產品詳細資訊
產品運營
The solution is a soft IP implementing RDMA over Converged Ethernet protocol. It consists of FPGA IP integrated with MAC and DMA, plus the host CPU drivers and is compatible with a variety of BittWare’s FPGA cards. The 200Gbps IP is compatible with BittWare’s IA-440i Agilex 7 I-Series FPGA card, and the 100Gbps IP is compatible with BittWare’s IA-840f and IA-420f Agilex 7 F-series cards and XUP-VV8 and XUP-P3R UltraScale+ FPGA cards. The solution complies with Channel Adapter and RoCE v2 requirements as stated in the IB specification. The diagram on page 1 shows a simplistic architectural overview of the system. The data plane and reliable communication is hardware offloaded and the implementation does not include CPU cores in the FPGA.
Detailed Feature List
- 與已知的 RNIC 產品和軟 RoCE 實現完全相容 （RoCE v2）
- 100 or 200 Gb/s throughput
- 可配置的 RDMA 佇列對
- 1023以上
- 200Gbps IP: under 2.7 µs software to software latency (roundtrip) and under 1 µs hardware to hardware latency (roundtrip)
- 100Gbps IP: under 2.0 µs software to software latency (roundtrip) and under 300 ns hardware to hardware latency (roundtrip)
- 硬體重傳管理
- 在 FPGA 中實現的記憶體保護域
- 使用 ECN、PFC 進行擁塞控制
- Can work with 3rd party MAC
- 使用謂詞 API 進行動態配置
- 主機使用者/內核空間上的標準動詞 API
- 硬體實施的可靠連接 （RC）、擴展可靠連接 （XRC）、可靠數據報 （RD）、不可靠連接 （UC） 和不可靠數據報 （UD）
- 傳入和傳出發送、RDMA 讀取、RDMA 寫入
參考設計
參考範例由三部分組成：
- 採用 RDMA 協定的參考設計的加密 FPGA IP
- 為基於 FPGA 的 RDMA 適配器提供標準動詞 API 支援的軟體驅動程式
- 基於演示乒乓球測試結果的謂詞 API 構建的範例應用程式：延遲和頻寬
示例實現結果
| 裝置 | LUT | 片上記憶體 |
|---|---|---|
| UltraScale+ VU9P | 170K | 6兆位元組 |
| Agilex 7 AGF014 | 170K | 6兆位元組 |
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