
EdgeCortix의 동적 신경 가속기
IP & 솔루션으로 돌아가기 동적 신경 가속기 ML 프레임워크 엣지코어텍스 동적 신경 가속기(DNA)는 딥러닝 추론을 위한 유연한 IP 코어입니다.
Atomic Rules의 TimeServo IP 코어는 FPGA의 시스템 타이머 또는 클록 기능을 수행하는 RTL IP 코어입니다. 회선 속도 독립 패킷 타임스탬프의 요구 사항을 지원하도록 특별히 설계되었지만, 고해상도, 적당한 정확도의 타임베이스가 필요한 곳에서도 TimeServo를 사용할 수 있습니다. TimeServo와 TimeServoPTP는 모두 디지털 위상 고정 루프(DPLL)를 사용해 수치 제어 발진기(NCO)의 주파수를 제어합니다. 안정적인 레퍼런스 클록(절대 정확도는 중요하지 않음)이 NCO에 클록을 제공합니다.
타임스탬프 지원 MAC(포함되지 않음)과 함께 TimeServo는 완전한 IEEE-1588v2/PTP 일반 슬레이브 디바이스인 TimeServoPTP로 주문할 수 있습니다. TimeServoPTP는 작동을 위해 호스트 프로세서와의 상호 작용이 필요하지 않습니다.
TimeServo의 모든 작동은 AXI4-Lite 메모리 매핑 제어 플레인 인터페이스를 통해 제어됩니다. 정의된 레지스터 세트가 모듈을 제어하고 상태를 반환합니다. 제어 및 상태 레지스터는 제어 플레인이 작동 중일 때 항상 작동합니다.
모든 경우에 시간은 레퍼런스 클럭 신호에서 "만들어집니다". 이 레퍼런스 클록은 가능한 한 안정성이 가장 좋은 것으로 선택해야 합니다. 디지털 PLL이 작동 중일 때는 절대 주파수가 덜 중요합니다. 레퍼런스 클록은 각 에지에서 120비트 위상 누산기를 증가시킵니다. TimeServo DSP 섹션의 로직은 각 레퍼런스 클럭에 추가되는 분수 증분 값을 정적 또는 동적으로 조정합니다.
외부에서 공급되는 PPS(초당 펄스 수) 신호가 없는 경우, 소프트웨어 제어를 통해 TimeServo를 설정, 트리밍, 넛지할 수 있습니다.
외부에서 공급되는 PPS 신호가 있는 경우 시간을 설정하고 넛지할 수 있지만 주파수 트림(예: 더 빠름/느림)은 TimeServo가 자체 제어하고 업데이트합니다.
타임스탬프 로직이 여러 클럭 도메인으로 분리된 최신 MAC의 추세를 지원하고, TimeServo의 각 출력을 각각 자체 클럭 도메인에 배치할 수 있으며 인스턴스화 시 최대 32개의 출력을 구성 요소에서 생성할 수 있어 FPGA 하드웨어 가속의 장점을 활용할 수 있습니다.
TimeServo PTP에는 위에 나열된 모든 TimeServo 기능에 다음 기능이 추가되어 있습니다:
시계 | 최소(MHz) | 공칭(MHz)[1] | 최대(MHz)[2][3 |
---|---|---|---|
axi_clk | 50 | 125 | 500 |
ref_clk | 100 | 250 | 500 |
NOW_CLK_ | 50 | 312.5 | 500 |
[1] 공칭 주파수에서 측정한 성능
[2] FPGA 성능 제한으로 인해 최대 주파수에서 작동하지 않을 수 있습니다(예: 타이밍 클로저).
타임서보 IP는 AMD 울트라스케일+, 인텔 스트라틱스 10 및 인텔 애자일렉스 FPGA가 탑재된 모든 최신 비트웨어 카드와 호환됩니다.
타임서보 IP는 자일링스 울트라스케일+, 인텔 스트라틱스 10 및 인텔 애자일렉스 FPGA가 탑재된 모든 최신 비트웨어 카드와 호환됩니다.
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