用於FPGA開發的HLS方法僅抽象出可以在C / C++環境中輕鬆表達的應用程式部分。HLS工具流程基本上可用於任何BittWare開發板，方法是使用Vivado（Xilinx）或Intel（Quartus）工具。

若要成功使用 HLS，請務必識別應用程式中適合的部分。指南包括：

• 目標用途通常是首先以高級語言定義的IP塊。數學演算法可以很好地工作，或者像我們的RSS塊一樣，一些網路協議處理。
• 另一類用途是定義不明確的塊，因此可能需要多輪實施。這裡最大的好處是允許HLS工具自動流水線生成的原生FPGA代碼，通常比快速手動編碼流水線發出的階段更少。此外，當需要修改手動編碼的管道時，一條並行路徑上的延遲更改可能會對所有內容產生連鎖反應。使用 HLS 工具從頭開始第二次自動流水線，消除了這種麻煩。
• 最後，HLS 流程可以更輕鬆地在 FPGA 品牌和速度等級之間移植代碼。這是因為 HLS 會自動生成適當數量的管道階段，這是在使用 Verilog 或 VHDL 時需要手動指定的。

HLS目前的局限性顯然是其範圍僅限於IP塊。應用程式團隊仍然需要其他元件的RTL，儘管利用BittWare的SmartNIC Shell之類的東西來製作RTL部分，使用者可能能夠完全在HLS中定義他們獨特的應用程式。還應該注意的是，對於最簡單的代碼或主要由預優化元件組成的大型設計，HLS 是一個糟糕的選擇。

我們的應用：在FPGA上聯網RSS

什麼是 RSS？RSS代表“接收器側縮放”。它是一種散列演算法，可在多個 CPU 之間有效地分配網路數據包。RSS 是現代乙太網卡上的一項功能，通常實現微軟定義的特定 Toeplitz 哈希。

託管我們的RSS應用程式的環境是BittWare的SmartNIC Shell。SmartNIC Shell 旨在讓用戶在構建基於 FPGA 的網路應用時搶佔先機。它為使用者提供了基於 FPGA 的優化 100G 乙太網流水線，包括用於主機交互的 DPDK。使用者需要做的就是將其應用程式作為IP塊放入。

在這種情況下，BittWare也是使用者，它為我們的應用程式創建了RSS的FPGA實現。使用傳統RTL方法創建RSS的團隊和HLS團隊都能夠使用SmartNIC Shell作為他們的FPGA乙太網框架，並專注於RSS應用程式本身。

BittWare的RSS實現

我們基於 FPGA 的 RSS 實現專門基於 DPDK 原始程式碼樹中的 C 代碼，該代碼的測試功能也在樹中可用。我們的 RSS 應用程式還使用 64 個條目的間接尋址表，而不是更常見的 128 個條目表。對於本HLS研究來說，重要的是，我們正在進入FPGA的功能是從C語言中定義的。這符合我們 HLS 成功的首要標準——C 或 C++ 中的定義。

使用元組對數據包進行分組

RSS 函數的目標是在 CPU 之間分配數據包，將相關的數據包流保持在一起。不同的 Toeplitz 鍵集提供不同的分佈模式。但是，無論金鑰集如何，我們的 RSS 函數都使用每個數據包的源和目標 IP 位址以及源和目標埠作為輸入。這四個元件組合在一起稱為 4 元組。

請注意，對於我們的 RSS 應用程式，我們假設 4 元組已經被解析並添加到數據包的元數據中。另一個智慧網卡外殼模組處理此數據包分類功能。我們稱該模組為“解析器”，並將成為單獨的BittWare白皮書的主題。

我們的 RSS 實現目前接受 96 位字段進行分類，足以滿足 IPv4 源 / 目標和埠的 4 元組。解析器為數據包中不可用的欄位提供零;如果數據包不包含任何IP有效負載，則完整的96位元組字段為零。

許多 RSS 實現使用 5 元組而不是 4 元組。這樣做需要額外的8位來容納協議號。RSS 的 HLS 使用者可以通過微小的原始程式碼更改輕鬆適應這種更改。這種從 4 元組快速適應到 5 元組的能力是 HLS 成功的第二個標準的範例 - 多輪實施的要求。