來自EdgeCortix的動態神經加速器
返回IP & Solutions Dynamic Neural Accelerator ML Framework EdgeCortix Dynamic Neural Accelerator （DNA），是用於深度學習推理的靈活 IP 內核
BittWare合作夥伴IP
時間伺服IP核
高性能系統定時器 IP
原子規則的TimeServo IP內核是一個RTL IP內核，提供FPGA系統定時器或時鐘的功能。雖然 TimeServo 專門設計用於支援與線速無關的數據包時間戳的需求，但可能會在需要高解析度、中等精度時基的地方使用。TimeServo和TimeServoPTP都使用數位鎖相環（DPLL）來控制數控振蕩器（NCO）的頻率。穩定的參考時鐘（其絕對精度並不重要）為 NCO 提供時鐘。
結合具有時間戳功能的MAC（不包括在內），TimeServo可以作為TimeServoPTP訂購：一個完整的IEEE-1588v2 / PTP普通從設備。TimeServoPTP 不需要任何主機處理器交互即可運行。
主要特點
1588v2 PTP 普通時鐘
為止 32 輸出
1 步 + 2 步同步
特徵
- 用於在 FPGA 內提供相幹時間的單元件解決方案
- 使用或不帶外部提供的每秒脈衝數 （PPS） 基準電壓源即可運行
- 靈活獨立的時鐘，用於控制平面和參考時鐘
- 多達 32 個輸出，每個輸出位於各自的時鐘域中
- 可在三種80位格式之間單獨運行時切換輸出
- 二進位 48.32
- IEEE普通
- IEEE透明
- 從AXI控制平面進行軟體控制和可觀察性
- 內部邏輯 120 位解析度相位累加器
- 比例/積分控制數位鎖相環 （PI-DPLL）
- 數位鑒頻鑒相器（PFD監視器）的可觀察輸出
數據表和產品詳細資訊
操作和時鐘限制
TimeServo 的所有操作都通過 AXI4-Lite 記憶體映射控制平面介面進行控制。一組定義的寄存器控制模組並返回狀態。當控制平面運行時，控制和狀態寄存器始終正常工作。
在所有情況下，時間都是由參考時鐘信號“製造”的。應選擇具有最佳穩定性的參考時鐘。當數位PLL接合時，其絕對頻率不太重要。參考時鐘在每個邊沿上遞增一個120位相位累加器。TimeServo DSP 部分中的邏輯靜態或動態調整在每個參考時鐘添加的小數增量值。
在沒有外部提供的每秒脈衝 （PPS） 信號的情況下;TimeServo 可以在軟體控制下進行設置、修剪和輕推。
在存在外部供電的PPS信號的情況下，可以設置和輕推時間;但頻率調整（例如更快/更慢）是由 TimeServo 自我控制和更新的。
支援將時間戳邏輯分離到多個時鐘域的當代MAC的趨勢;每個 TimeServo 的輸出都可以放置在各自的時鐘域中;實例化時，元件可生成多達 32 個輸出，這是 FPGA 硬體加速的優勢。
規格
時間伺服
- 標準 AXI4-Lite 控制平面介面
- 多達 32 個 80 位時間輸出，運行時可切換二進位和 IEEE 普通/透明
- 內部邏輯 120 位參考時鐘相位累加器
- 比例/積分控制數位鎖相環 （PI-DPLL）
- 標稱建立時間：150 s（可在軟體控制下更改）
- 最佳情況下類比抖動觀察 +/- 2.5 ns（使用 400 MHz 參考時鐘）
- 標稱真實世界抖動觀察 +/- 10 ns（使用 400 MHz 參考時鐘）
時間伺服 PTP
TimeServo PTP具有上面列出的所有TimeServo功能以及以下內容：
- 用於 FPGA 的符合 IEEE 1588v2 PTP 標準的普通時鐘 （OC） 從機實現
- 支援與外部網路時間大師的 1 步和 2 步同步
- 時間伺服PTP延遲請求是使用MAC TX硬體時間插入的1步式
- 端到端 （E2E） 延遲機制
- 用於在 FPGA 內提供相幹時間的單元件解決方案
- 通過乙太網 L2 PTP/1588 乙太網類型幀與 PTP 主站通信
- 靈活獨立的時鐘，用於控制平面和參考時鐘
- 多達 32 個「現在」輸出，具有時鐘域交叉 （CDC） 邏輯
- 每個時鐘都位於自己的時鐘域中，來自使用者提供的時鐘
- 每種可單獨選擇的 80b 輸出格式（二進位、IEEE 普通、IEEE 透明）
- 每個在輸出時鐘域中都有一個每秒脈衝數 （PPS） 輸出脈衝
- 從AXI控制平面進行軟體控制和可觀察性
- 初始化后，不需要來自主機的交互
- Gardner 2 型數位鎖相環 （DPLL） 的原子規則實現
- 雙精度浮點實現
- 採樣率 F樣本 = 1 Hz
- 奈奎斯特速率 F奈奎斯特 = 0.5 Hz
- 阻尼 （zeta） ξ = 1.0
- 雜訊頻寬 ω頻寬 = 0.1 Hz
- 固有頻率 ωn = 0.025 Hz
- Tau τ= 10 秒
- 使用的 FPGA 資源（包括 TimeServo 和其他子內核）
- 楓椿/枷鎖： 13K
- M20K/BRAM：17
- 數位信號處理器：6
參考示例
- 軟體控制實用程式，用於設置/獲取通用設置以及觀察行為。
- 使用阿克維爾IP核（阿克維爾單獨提供）的設計示例，顯示了使用IEEE-1588精確時間協定 （PTP） 的應用。
時鐘頻率限制 （兆赫）
| 時鐘 | 最小值（兆赫） | 標稱（兆赫）[1] | 最大（兆赫）[2] |
|---|---|---|---|
| axi_clk | 50 | 125 | 500 |
| ref_clk | 100 | 250 | 500 |
| now_clk_ | 50 | 312.5 | 500 |
[1] 在標稱頻率下進行的性能測量
[2] FPGA 性能限制可能會阻止以最大頻率運行（例如時序收斂）
相容的 FPGA 卡
TimeServo IP與目前所有帶有AMD UltraScale+、Intel Stratix 10和Intel Agilex FPGA的BittWare卡相容。
相容的 FPGA 卡
TimeServo IP 與當前所有採用 Xilinx UltraScale+、Intel Stratix 10 和 Intel Agilex FPGA 的 BittWare 卡相容。
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