Anmeldung zum Webinar: Intel oneAPI HPC mit FPGAs
BittWare On-Demand Webinar Using Intel® oneAPI™ to Achieve High-Performance Compute Acceleration with FPGAs Begleiten Sie BittWare und Intel bei der Betrachtung von oneAPI™ mit einem Schwerpunkt auf
BittWare Partner IP-Kern
UDP-Offload-Engine IP-Kern
UOE IP-Kern für 10/25/50/100GbE
Atomic Rules UDP Offload Engine (UOE) ist ein UDP FPGA IP Core, der den sofortigen Betrieb bei 10, 25, 40, 50 oder 100GbE ermöglicht. Der UOE-IP-Core implementiert den UDP-Standard RFC 768, einschließlich Prüfsumme, Segmentierung und Reassembly-Hardware-Offload.
Dadurch wird ein Großteil der in RFC 768 beschriebenen Arbeit von der Software auf die Hardware verlagert. Auf diese Weise sind Leitungsraten von 25, 50 und 100 GbE möglich.
Der UOE IP-Kern ermöglicht das gleichzeitige Senden und Empfangen von UDP-Datagrammen auf Anwendungsebene in einem LAN oder in einem Netzwerk. Ein integrierter IGMPv2-Multicast-Vorselektor entfernt unerwünschten Verkehr, und L4-UDP-Multicasts werden vorselektiert, so dass Benutzeranwendungen diese Funktion nicht ausführen müssen. Der UOE-IP-Kern wurde für den Betrieb mit den gängigen Ethernet-MACs von FPGA-Anbietern getestet.
Wesentliche Merkmale
Volle Leitungsgeschwindigkeit ohne Paketverlust
Betrieb bei jeder Leitungsrate bis zu 100GbE
Entlastet den UDP-Standard RFC 768
Eigenschaften
- Zukunftssicherheit für Ihre Anwendung; Optimierung des Durchsatzes für alle Leitungsgeschwindigkeiten
- Funktioniert mit 10/25/50/100GbE
- Ausführen der vollen Leitungsrate ohne Paketverlust, selbst bei sehr kleinen Paketen
- Verlagerung des UDP-Standards RFC 768 von der Software auf die Hardware
- Robuste Multicast-Unterstützung
UDP-Offload bei
voller Leitungsrate
bis zu 100GbE
Blockdiagramm, Datenblatt und Produktdetails
Produkt Betrieb
Die sequentiellen RTL-Schaltkreise im UOE-IP-Core übernehmen die Echtzeit-Umwandlung von Benutzer-Datagrammen und Ethernet-Frames. Der Kern kann gleichzeitig als UDP-Sender und UDP-Empfänger fungieren.
Um ein Datagramm zu senden, erhält der Kern ein Datagramm und Metadaten, die das Ziel und den Anschluss beschreiben. Ist die MAC-Adresse der Ziel-IP-Adresse nicht bekannt, wird sie vom ARP-Schaltkreis des Kerns aufgelöst. Wenn die PDU des gesendeten Datagramms die MTU überschreitet, teilt der Kern das Datagramm in Fragmente auf.
Beim Empfang lauscht der Kern auf Ethernet-Frames, die eine UDP/IP-Nutzlast einkapseln. Wenn die Prüfsummen korrekt sind, bildet er das Datagramm aus einem oder mehreren Fragmenten. Wenn ein ganzes Datagramm fertig ist, wird es der Anwendungslogik zusammen mit seinen Metadaten präsentiert.
Beim Empfang von Multicast-Datagrammen trifft der Kern eine Vorauswahl und liefert der Anwendung nur die Host-Gruppen, die per IGMP beigetreten sind. Diese Fähigkeit entlastet die Aufgabe der Dekodierung der 228 ClassD-Multicast-Adressen in einen 4-Bit-Code, der 16 Host-Gruppen kodiert.
Detaillierte Funktionsliste
- UDP/IPv4 (RFC 768, RFC 791)
- Hardware-Prüfsummen-, Segmentierungs- und Wiederzusammensetzungs-Offload
- Multicast (IGMPv2) Fähigkeit
- Unterstützung für den Empfang von 16 Klasse-D-Gruppen beitreten und hinterlassen
- Senden und Empfangen von Multicast-Hostgruppen
- Empfangsvorauswahl Offload (Verwerfen von nicht abonnierten Multicasts)
- Gleichzeitiges Senden und Empfangen von Datagrammen
- Ethernet-Paket: programmierbare Rahmen-MTU bis zu 16K Bytes (Super-Jumbo Frame Unterstützung)
- UDP-Paket beliebiges Datagramm PDU bis zu
- IPv4-Limit von 64K Bytes
- 16 Einträge ARP-Cache (RFC 826)
- ICMP (nur unsegmentierter Echo-Antwort-Meldungstyp, verwendet von "ping")
- VLAN (IEEE 802.1Q) Unterstützung
- Schicht 3 direkt, ermöglicht Konnektivität für Nicht-UDP-Anwendungen
- Über die Control-Plane-Schnittstelle zugängliche Statistiken
- Low-Area-Implementierung, die mehrere Kerninstanzen pro FPGA ermöglicht
- AXI4-Schnittstellen nach Industriestandard (Avalon-Adaption auf Intel-Geräten)
Referenzbeispiele
Atomic Rules bietet UDP IP Referenzdesigns für eine Reihe von BittWare-Karten an. Atomic Rules UOE IP Core kann mit bis zu 400 MHz betrieben werden, wenn 25 GbE auf kleinstem Raum implementiert werden soll.
Liefergegenstände
Der IP-Kern ist in Form einer Named-Project- oder Site-License erhältlich. Beide Versionen enthalten die für die Implementierung erforderlichen Elemente, einschließlich einer selbstüberprüfenden Testbank. Der größte Teil der Verifizierungs-IP ist auch synthetisierbar, so dass die Tests nicht nur innerhalb eines Verilog-Simulators, sondern auch mit Zeilenrate durchgeführt werden können.
Benanntes Projekt: Erlaubt die Verwendung des Produkts für ein benanntes Projekt von der Entwicklung bis zur Produktion unter Verwendung eines oder mehrerer Bitströme, einschließlich kompilierter Versionen des Produkts auf autorisierten FPGA-Bausteinen. Das Projekt-SLA verbietet die Verwendung in abgeleiteten Projekten.
Standort-Lizenz: Erlaubt die Nutzung des Produkts an einem autorisierten Standort von der Entwicklung bis zur Produktion unter Verwendung eines oder mehrerer Bitströme, einschließlich kompilierter Versionen des Produkts auf autorisierten FPGA-Bausteinen. Die Standort-SLA erlaubt die Verwendung des Produkts in abgeleiteten Projekten des autorisierten Standorts.
Beispielhafte Umsetzungsergebnisse
| Kern | Gerät | LUT | Register | BRAM | Fmax | |
|---|---|---|---|---|---|---|
| 64B | AMD (Xilinx) | 78K | 74K | 59 | 400MHz | |
| 64B | Intel (Stratix und Agilex) | 73K | 123K | 230 M20K | 500MHz (Agilex) | |
| 8B | AMD (Xilinx) | 22K | 21K | 44 | 400MHz | |
| 8B | Intel (Stratix und Agilex) | 23K | 32K | 88 M20K | 500MHz (Agilex) |
Kompatible FPGA-Karten
Die UDP Offload IP ist kompatibel mit allen aktuellen BittWare Karten mit Xilinx UltraScale+, Intel Stratix 10 und Intel Agilex FPGAs.
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