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TimeServo IP-Kern

Hochleistungssystem Timer IP

IA-840f with TimeServo IP
Atomic Rules logo

Der TimeServo IP-Core von Atomic Rules ist ein RTL IP-Core, der die Funktion des Systemtimers oder -taktes eines FPGAs übernimmt. Obwohl TimeServo speziell für die Anforderungen von line-rate-unabhängigem Paket-Timestamping entwickelt wurde, kann er auch überall dort eingesetzt werden, wo eine hochauflösende Zeitbasis mit geringer Genauigkeit benötigt wird. TimeServo und TimeServoPTP verwenden beide eine digitale Phasenregelschleife (DPLL) zur Steuerung der Frequenz eines numerisch gesteuerten Oszillators (NCO). Ein stabiler Referenztakt (dessen absolute Genauigkeit nicht wichtig ist) liefert den Takt für den NCO.

In Verbindung mit einem zeitstempelfähigen MAC (nicht im Lieferumfang enthalten) kann TimeServo als TimeServoPTP bestellt werden: ein vollständiges IEEE-1588v2/PTP-Slave-Gerät. TimeServoPTP benötigt keine Interaktion mit dem Host-Prozessor, um zu funktionieren.

Wesentliche Merkmale

1588v2 PTP Gewöhnliche Uhr

Bis zu 32 Ausgänge

1-stufige + 2-stufige Synchronisierung

Eigenschaften

  • Ein-Komponenten-Lösung für die Bereitstellung kohärenter Zeit innerhalb eines FPGAs
  • Funktioniert mit oder ohne extern bereitgestellte Puls-pro-Sekunde (PPS)-Referenz
  • Flexible und unabhängige Taktgeber für Steuerebene und Referenztakt
  • Bis zu 32 Ausgänge, jeder in seinem eigenen Taktbereich
  • Ausgänge einzeln zur Laufzeit umschaltbar zwischen drei 80-Bit-Formaten
    • Binär 48,32
    • IEEE Gewöhnlich
    • IEEE-Transparent
  • Softwaresteuerung und Beobachtbarkeit von der AXI-Kontrollebene
  • Interner logischer Phasenakkumulator mit 120 Bit Auflösung
  • Proportional/Integral gesteuerter digitaler Phasenregelkreis (PI-DPLL)
  • Observierbarer Ausgang des digitalen Phasen-Frequenz-Detektors (PFD Monitor)
TimeServo block diagram

Datenblatt und Produktdetails

Betrieb und Taktgrenzwerte

Der gesamte Betrieb des TimeServo wird über eine AXI4-Lite Memory Mapped Control-Plane-Schnittstelle gesteuert. Eine Reihe von definierten Registern steuert das Modul und gibt den Status zurück. Die Steuer- und Statusregister sind immer funktionsfähig, wenn die Steuerebene in Betrieb ist.

In allen Fällen wird die Zeit aus einem Referenztaktsignal "gemacht". Dieser Referenztakt sollte so gewählt werden, dass er die bestmögliche Stabilität aufweist. Seine absolute Frequenz ist weniger wichtig, wenn die digitale PLL eingeschaltet ist. Der Referenztakt inkrementiert bei jeder Flanke einen 120-Bit-Phasenakkumulator. Die Logik im TimeServo-DSP-Teil passt den bei jedem Referenztakt hinzugefügten Inkrementwert statisch oder dynamisch an.

In Ermangelung eines extern gelieferten PPS-Signals (Pulse-Per-Second) kann TimeServo softwaregesteuert eingestellt, getrimmt und verschoben werden.

Bei Vorhandensein eines extern gelieferten PPS-Signals kann die Zeit eingestellt und verschoben werden; die Frequenztrimmung (z.B. schneller/langsamer) wird jedoch von TimeServo selbst gesteuert und aktualisiert.
Unterstützung des Trends moderner MACs, bei denen die Zeitstempellogik in mehrere Taktdomänen aufgeteilt ist; jeder der TimeServo-Ausgänge kann in seine eigene Taktdomäne platziert werden; und bis zu 32 Ausgänge können von der Komponente generiert werden, wenn sie instanziiert wird. die Vorteile der FPGA-Hardwarebeschleunigung.

Spezifikationen

TimeServo

  • Standard AXI4-Lite Control Plane Schnittstelle
  • Bis zu 32 80-Bit-Zeitausgänge, zur Laufzeit umschaltbar binär und IEEE ordinary/transparent
  • Interner logischer 120-Bit-Referenztaktphasenakkumulator
  • Proportional/Integral gesteuerter digitaler Phasenregelkreis (PI-DPLL)
  • Nominale Einschwingzeit: 150 s (kann softwaregesteuert geändert werden)
  • Best-Case simulierte Jitter-Beobachtung +/- 2,5 ns (mit 400 MHz Referenztakt)
  • Nominale Real-World Jitter Beobachtung +/- 10 ns (mit 400 MHz Referenztakt)

TimeServo PTP

TimeServo PTP verfügt über alle oben aufgeführten TimeServo-Funktionen und zusätzlich über die folgenden:
  • Eine IEEE 1588v2 PTP-kompatible Ordinary Clock (OC) Slave-Implementierung für FPGA
  • Unterstützt sowohl die 1-Schritt- als auch die 2-Schritt-Synchronisation mit einem externen Netzwerk-Zeit-Grandmaster
    • TimeServoPTP-Verzögerungsanfragen sind 1-stufig mit MAC TX Hardware Time Insertion
  • End-to-End (E2E) Verzögerungsmechanismus
  • Ein-Komponenten-Lösung für die Bereitstellung kohärenter Zeit innerhalb eines FPGAs
  • Kommuniziert mit PTP-Master über Ethernet L2 PTP/1588 EtherType Frames
  • Flexible und unabhängige Taktgeber für Steuerebene und Referenztakt
  • Bis zu 32 "Jetzt"-Ausgänge mit Clock Domain Crossing (CDC)-Logik
    • Jede in ihrer eigenen Taktdomäne von der vom Benutzer bereitgestellten Uhr
    • Jedes einzeln wählbare 80b-Ausgabeformat (Binär, IEEE Ordinary, IEEE Transparent)
    • Jeweils mit einem Pulse Per Second (PPS)-Ausgangsimpuls im Ausgangstaktbereich
  • Softwaresteuerung und Beobachtbarkeit von der AXI-Kontrollebene
  • Nach der Initialisierung ist keine Interaktion vom Host erforderlich.
  • Implementierung einer digitalen Phasenregelschleife (DPLL) des Typs 2 von Gardner nach Atomic Rules
    • Double-Precision Floating-Point Implementierung
    • Abtastrate Fsample = 1 Hz
    • Nyquist-RateFNyquist = 0,5 Hz
    • Dämpfung (zeta) ξ = 1,0
    • Rauschbandbreite ωBW = 0,1 Hz
    • Eigenfrequenz ωn = 0,025 Hz
    • Tau τ= 10 Sekunden
  • Verwendete FPGA-Ressourcen (einschließlich TimeServo und anderer Sub-Cores)
    • ALMs/LUTs: 13K
    • M20Ks/BRAMs: 17
    • DSPs: 6

Referenzbeispiele

  • Software-Steuerungsprogramm zum Festlegen/Abrufen allgemeiner Einstellungen sowie zur Beobachtung des Verhaltens.
  • Beispiel-Design mit Arkville IP Core (Arkville ist separat erhältlich) für eine Anwendung mit IEEE-1588 Precision Time Protocol (PTP).

Taktfrequenz-Grenzwerte (MHz)

UhrMinimum (MHz)Nennwert (MHz)[1]Maximum (MHz)[2]
axi_clk50125500
ref_clk100250500
now_clk_50312.5500

[1] Leistungsmessungen bei Nennfrequenz
[2] FPGA-Leistungsgrenzen können den Betrieb bei maximaler Frequenz verhindern (z. B. Timing Closure)

Kompatible FPGA-Karten

The TimeServo IP is compatible with all current BittWare cards with AMD UltraScale+, Intel Stratix 10 and Intel Agilex FPGAs.

Kompatible FPGA-Karten

Die TimeServo IP ist mit allen aktuellen BittWare-Karten mit Xilinx UltraScale+, Intel Stratix 10 und Intel Agilex FPGAs kompatibel.

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