FPGA-Beschleunigung von binär gewichteten neuronalen Netzen
White Paper FPGA Acceleration of Binary Weighted Neural Network Inference One of the features of YOLOv3 is multiple-object recognition in a single image. We used
BittWare Partner IP-Kern
RDMA
RoCE v2 mit niedriger Latenz und 100 Gbps
Der GROVF RDMA IP-Kern und die Host-Treiber bieten RDMA over Converged Ethernet (RoCE v2) Systemimplementierung und Integration mit Standard Verbs API. Die RDMA-IP wird mit einem Referenzdesign geliefert, das das IP-Subsystem selbst, das 100G-MAC-IP-Subsystem, das DMA-Subsystem, Host-Treiber und eine Beispielanwendung in Software enthält. Die Systemtreiber sind mit der OFED-Standard-Verbs-API integriert und sind mit bekannten RNIC-Karten und -Software kompatibel. Der IP-Kern bietet auch eine FPGA-Implementierung von RoCE v2 mit niedriger Latenz und einem Durchsatz von 100 Gbit/s.
Wesentliche Merkmale
Kompatibel mit RNIC und soft RoCE v2
100Gb/s throughput, 2µs latency
1023 oder mehr konfigurierbar RDMA-Warteschlangenpaare
Eigenschaften
- Hardwarebetriebene RC-, XRC-, RD-, UC- und UD-Dienste
- Eingehendes und ausgehendes SEND, RDMA READ, RDMA WRITE
- In FPGA und ECN implementierte Speicherschutzdomänen
- MAC- und DMA-IPs von Drittanbietern
- Standard-Verbs-API auf dem Host-Rechner
- Dynamische Konfiguration mit Verbs API
- Hardware-Übertragungswiederholung und Neuordnung
- Anpassbare IP
Ermöglicht RNIC-Anwendungsfälle mit FPGA-basiertem SmartNIC
Blockdiagramm, Datenblatt und Produktdetails
Produkt Betrieb
Die Lösung ist eine Soft-IP, die das Protokoll RDMA over Converged Ethernet implementiert. Sie besteht aus einer FPGA-IP, die mit MAC und DMA integriert ist, sowie den Host-CPU-Treibern. Die IP ist kompatibel mit den XUP-VV8 und XUP-P3R FPGA-Karten von BittWare, die mit Xilinx UltraScale+ FPGAs ausgestattet sind. Die Lösung erfüllt die Anforderungen von Channel Adapter und RoCE v2, wie sie in der IB-Spezifikation festgelegt sind. Das Diagramm auf Seite 1 zeigt einen vereinfachten Überblick über die Architektur des Systems. Die Datenebene und die zuverlässige Kommunikation sind hardwaremäßig ausgelagert, und die Implementierung enthält keine CPU-Cores im FPGA.
Detaillierte Funktionsliste
- Vollständig kompatibel mit bekannten RNIC-Produkten und Soft-RoCE-Implementierungen (RoCE v2)
- Under 2.0 µs software to software latency (roundtrip) and under 300 ns hardware to hardware latency (roundtrip)
- 100 Gb/s Durchsatz
- Konfigurierbare RDMA-Warteschlangenpaare
- 1023 oder mehr
- Verwaltung der Hardware-Übertragungswiederholung
- In FPGA implementierte Speicherschutzdomänen
- Überlastungssteuerung mit ECN, PFC
- Kann mit MAC- und DMA-IPs von Drittanbietern arbeiten
- Dynamische Konfiguration mit Verbs API
- Standard-Verbs-API im Benutzer-/Kernelbereich des Host-Rechners
- Hardware-implementierte Zuverlässige Verbindung (RC), Erweiterte Zuverlässige Verbindung (XRC), Zuverlässiges Datagramm (RD), Unzuverlässige Verbindung (UC) und Unzuverlässiges Datagramm (UD)
- Eingehendes und ausgehendes SEND, RDMA READ, RDMA WRITE (RDMA Atomic wird nicht unterstützt)
Referenz-Designs
Das Referenzbeispiel besteht aus drei Teilen:
- Verschlüsselte FPGA-IPs mit Referenzdesign, die das RDMA-Protokoll implementieren
- Softwaretreiber, die Standard-Verbs-API-Unterstützung für den FPGA-basierten RDMA-Adapter bieten
- Beispielanwendung, die auf der Verbs-API aufbaut und Ping-Pong-Testergebnisse zeigt: Latenz und Bandbreite
Beispielhafte Umsetzungsergebnisse
| Gerät | LUTs | On-Chip-Speicher |
|---|---|---|
| UltraScale+ VU9P | 110K | 15Mb |
Kompatible FPGA-Karten
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